高性能封装（2.5D & 3D）及共封装光学器件的现状

在 2025 年 SEMI 3D & SYSTEMS SUMMIT 上，Yole Group技术与市场分析师 Vishal Saroha 发布的《高性能封装（2.5D/3D）与共封装光学（CPO）现状报告》，精准捕捉了半导体行业 “后摩尔时代” 的技术转向核心。报告以摩尔定律减速为切入点，系统剖析了高端性能封装与 CPO 两大关键技术的发展现状、市场潜力及产业链格局，为行业提供了从技术选型到市场布局的完整参考框架。

一、行业背景：摩尔定律困境倒逼技术路径转型

1. 摩尔定律 “减速但未停摆”，成本瓶颈成关键制约 报告数据显示，摩尔定律虽仍成立，但受原子物理极限制约，演进速度显著放缓：一方面，先进制程的设计成本呈指数级飙升 ——90nm 制程设计成本仅 1500 万美元，而 2026 年 3nm 制程设计成本将突破 10 亿美元，较 7nm（5.42 亿美元）增幅超 80%；另一方面，晶圆制造成本同样高企，35Å（约 3.5nm）制程的 “每百万晶体管制造成本” 虽较 7nm 略有下降，但新建先进制程晶圆厂的投资规模动辄数百亿美元，对多数应用场景而言 “性价比失衡”。 更严峻的是，制程演进带来的性能提升边际递减。从 2002 年 180nm 到 2022 年 7nm，微处理器单线程性能增长约 10 倍，但 2022 年后 7nm 到 35Å 的性能增幅不足 20%，且伴随功耗密度上升 —— 典型功耗从 90nm 时代的 10W 级跃升至 7nm 时代的 100W 级，传统 “制程迭代驱动性能提升” 的路径难以为继。 2. 破局方向：芯粒与异构集成 + 先进封装 面对成本与性能的双重困境，行业形成共识：通过芯粒（Chiplet）与异构集成，结合 2.5D/3D、扇出型封装（Fan-out）等先进封装（AP）技术，以 “系统级封装（SiP）” 替代单一制程 SoC，成为降本、提效、缩短上市时间的核心路径。 报告指出，芯粒技术的核心价值在于 “化整为零”：将传统单一芯片拆解为多个功能芯粒（如计算芯粒、存储芯粒、I/O 芯粒），每个芯粒可采用最适配的制程（如计算芯粒用 3nm，存储芯粒用 28nm），既降低设计复杂度，又提升晶圆利用率（单晶圆可切割更多芯粒，良率提升 30% 以上）。而实现芯粒互联的关键，正是 2.5D/3D 等高端封装技术 —— 通过中介层（Interposer）、混合键合（Hybrid Bonding）等方案，实现芯粒间高密度、低延迟互连，最终等效于 “单一高性能芯片” 的系统能力。 3. 资本投入：头部厂商加码先进封装赛道 从资本开支（CapEx）数据可清晰看到行业的战略倾斜：2023-2024 年，IDM / 代工厂阵营中，三星（438 亿美元）、台积电（306 亿美元）、Intel（258 亿美元）的 CapEx 规模位居前三，其中超 40% 用于先进封装相关产能建设；OSAT（外包半导体封装测试）阵营中，ASE（长电科技）2024 年 CapEx 达 18.28 亿美元，较 2023 年翻倍，Amkor（安靠）、JCET（长电科技）也分别投入 7.49 亿、4.57 亿美元，重点布局 2.5D Si 中介层、混合键合等技术。 从长期趋势看，2022-2025 年全球 OSAT 总 CapEx 将从 35 亿美元增至 57 亿美元，年复合增长率（CAGR）达 18%，显著高于传统封装业务增速，印证了先进封装成为行业投资焦点。

二、高性能封装：2.5D/3D 技术主导 “后摩尔时代” 性能提升

Yole 将高端性能封装明确划分为 2.5D 与 3D 两大技术体系，两者各有侧重但协同互补，共同支撑芯粒异构集成的落地。 1. 技术分类：从 “平面互连” 到 “立体堆叠” 2.5D 封装：中介层为核心，平衡性能与成本 2.5D 封装通过 “中介层（Interposer）” 实现多个芯粒的平面互连，核心优势是 “兼容现有芯粒设计，互连密度高于传统基板”。报告将其细分为三类： Si 中介层：采用硅材质中介层，互连密度最高（I/O 密度＞1000/mm²），典型方案如台积电 CoWoS（Chip on Wafer on Substrate）、Intel EMIB（嵌入式多芯片互连桥），主要用于 AI 芯片、高端 GPU 等高性能场景； 嵌入式 Si 桥：将硅桥嵌入有机基板，成本低于 Si 中介层，代表方案为 ASE FOCoS-Bridge、JCET XDFOI-EB； 超高密度扇出（UHD FO）：通过薄膜重布线层（RDL）实现高密度互连，无需中介层，成本最低，适用于中高端智能手机 SoC、汽车电子等场景。 3D 封装：立体堆叠突破物理极限 3D 封装通过 “芯粒堆叠（Die-to-Die/Wafer-to-Wafer）” 或 “混合键合（Hybrid Bonding）” 实现立体互连，互连延迟较 2.5D 降低 50% 以上，是未来 “存储 - 计算融合” 的核心技术。报告重点提及三类方向： 3D SoC：采用混合键合实现芯粒垂直堆叠，如台积电 SoIC（System on Integrated Chips）、三星 X-Cube，2024-2030 年 CAGR 高达 949%，是增长最快的细分技术； 3D 内存：包括高带宽内存（HBM）、3D NAND、CBA DRAM（CMOS 键合阵列 DRAM），其中 HBM 因适配 AI 芯片高带宽需求，2030 年市场规模将达 42 亿美元（CAGR 61%）； 3D 堆叠 DRAM（3DS）：通过 TSV（硅通孔）与微凸点实现堆叠，SK 海力士、美光为主要玩家，2030 年市场规模将达 18 亿美元（CAGR 28%）。 2. 市场规模：2030 年突破 285 亿美元，3D 技术成增长引擎 报告预测，2024-2030 年全球端性能封装市场规模将从 79 亿美元增至 285 亿美元，CAGR 达 23%，其中： 3D 技术贡献主要增量：3D SoC（80 亿美元，CAGR 949%）、HBM（42 亿美元，CAGR 61%）、CBA DRAM（17 亿美元，CAGR 54%）合计占 2030 年市场规模的 48%； 2.5D 技术稳步增长：Si 中介层（32 亿美元，CAGR 16%）、UHD FO（18 亿美元，CAGR 26%）作为当前主流方案，仍将保持稳健增速； 应用驱动明确：数据中心（AI 服务器、交换机）、高性能计算（HPC）、自动驾驶（Robotaxi、ADAS）是核心需求场景，三者合计贡献超 70% 的市场需求，AR/VR、高端消费电子则为新兴增长点。 3. 供应链格局：“头部代工厂主导高端，OSAT 深耕中低端” 高端技术：台积电、三星、Intel 三足鼎立 三家企业在混合键合、3D SoC、Si 中介层等高端领域形成垄断：台积电 CoWoS 产能占全球 80% 以上，支撑 NVIDIA H100、AMD MI300 等 AI 芯片；三星以 X-Cube 和 HBM 为突破口，2024 年 HBM 市占率达 35%；Intel 则通过 Foveros（3D 封装）+EMIB（2.5D 互连）组合，应用于 Ponte Vecchio 等 HPC 芯片。 中低端技术：OSAT 企业为核心玩家 ASE（长电科技）、Amkor（安靠）、JCET（长电科技）、Huatian（华天科技）等 OSAT 企业，在 UHD FO、嵌入式 Si 桥、传统 2.5D 封装领域占据主导地位。其中 ASE 2024 年 CapEx 达 18.28 亿美元，重点扩充 FOCoS（扇出型芯片级系统）产能，成为中低端先进封装的 “产能支柱”。 互补关系显著：IDM / 代工厂负责高端技术研发与核心产能，OSAT 则提供中低端产能配套及定制化服务，形成 “高端攻坚 + 中低端放量” 的产业链协同格局。

三、共封装光学（CPO）：数据中心光互连的 “下一代方案”

随着 AI 服务器、超算对 “高带宽、低延迟、低功耗” 光互连需求的爆发，共封装光学（CPO）从众多技术路线中脱颖而出，成为报告重点关注的另一核心领域。 1. 技术演进：从 “可插拔” 到 “共封装”，CPO 突破 I/O 瓶颈 传统光互连方案（如可插拔光模块、OBO 板载光学）存在 “互连损耗高、功耗占比大” 的痛点 —— 可插拔模块的功耗占服务器总功耗的 30% 以上，且带宽提升受限于物理接口。而 CPO 通过 “将光学引擎（OE）与交换机 ASIC/AI 芯片共封装”，实现光互连与芯片的 “零距离” 对接，核心优势显著： 功耗降低 40%：省去可插拔模块的金属外壳、连接器等冗余结构，每 100G 带宽功耗从 7W 降至 4W 以下； 带宽提升 3 倍：通过 2.5D/3D 封装实现光学引擎与芯片的高密度互连，单芯片支持 1.6T-3.2T 带宽； 延迟降低 50%：互连距离从米级缩短至毫米级，信号延迟从 100ns 降至 50ns 以下。 报告明确指出，OBO（板载光学）因未实现商业化、产能受限，难以成为主流；而 CPO 已进入 “规模出货前夕”——Broadcom 已实现低批量交付，NVIDIA、Intel 计划 2025-2026 年推出 CPO 集成产品，成为数据中心光互连的 “终极方案”。 2. 市场潜力：2024-2030 年 CAGR 超 120%，Scale-Up 场景成主力 从市场规模看，CPO 呈现 “爆发式增长” 态势：2024 年全球 Datacom CPO 市场规模仅 6700 万美元（其中 Scale-Up 网络 4600 万美元，Scale-Out 网络 2100 万美元），2030 年将增至 80 亿美元，CAGR 高达 121%。 Scale-Up 网络（大型数据中心核心交换机）：因对带宽需求最迫切（单端口需 800G-1.6T），2030 年市场规模将达 54 亿美元（CAGR 119%），占 CPO 总市场的 67.5%； Scale-Out 网络（边缘数据中心叶脊交换机）：需求增速更快，2024-2030 年 CAGR 达 124%，2030 年市场规模达 26 亿美元； HPC/AI 场景：超算、AI 训练集群对低延迟需求高，2026 年将进入 “试点测试” 阶段，2030 年实现规模化部署，成为 CPO 的第三大应用场景。 3. 厂商实践：从技术方案到产能布局，产业链加速成熟 报告梳理了 CPO 领域的核心厂商动态，形成 “设计 - 封装 - 终端” 的完整产业链布局： 代工厂 / IDM：台积电推出 COUPE 方案（CoWoS+SoIC 集成 EIC/PIC/FAU），实现光学引擎与芯片的 3D 共封装；Intel 采用 EMIB 技术连接光学引擎与 XPU，同时通过 TSV 实现 EIC（电子集成电路）与 PIC（光子集成电路）的 3D 堆叠； OSAT：ASE 基于 VIPack™平台，结合高精度激光键合、2.5D/3D TSV 技术，提升 CPO 封装良率至 95% 以上；Amkor 推出 S-Connect 方案，聚焦中低端 CPO 市场； 终端厂商：NVIDIA 计划 2025 年将光学引擎集成至 Hopper 下一代 GPU；Broadcom 已推出 112G SerDes CPO 交换机芯片，2024 年实现低批量交付； 光学组件厂商：Lumentum、Coherent 提供高功率激光器，Molex、Arista 提供光纤连接组件，共同支撑 CPO 光学引擎的规模化生产。 4. 产业链图谱：多环节协同，生态构建成关键 CPO 产业链涵盖 “上游组件 - 中游封装 - 下游应用” 三大环节，需跨领域协同： 上游：激光器（CW-DFB、量子点激光器）、光学引擎（PIC/EIC）、光纤组件（MPO 连接器）； 中游：封装测试（混合键合、2.5D/3D 封装、光性能测试）； 下游：数据中心运营商（AWS、Meta、腾讯）、交换机厂商（Cisco、Arista）、AI 服务器厂商（Dell、HPE）。 报告特别强调，CPO 的成功依赖 “生态协同”—— 需 IEEE、OIF 等标准组织推动接口标准化，ASIC 厂商与光学厂商联合定义技术规格，数据中心运营商提前规划基础设施改造，缺一不可。

四、核心挑战：从技术落地到生态成熟，CPO 与高端封装仍需跨越多重门槛

尽管市场前景广阔，但报告也客观指出了当前高端封装与 CPO 面临的五大核心挑战： 1. 供应链成熟度不足 高端封装：混合键合设备（如应用材料的 Bonding 系统）、Si 中介层晶圆产能（台积电、GlobalFoundries）集中于少数厂商，2024-2025 年仍将面临 “产能缺口”； CPO：光学引擎（PIC+EIC）的规模化生产能力有限，仅 Broadcom、Intel 等少数厂商能实现良率＞90%，多数中小厂商仍处于 “技术验证阶段”。 2. 热管理难题凸显 高端封装中，3D SoC 的芯粒堆叠密度达 1000/mm²，功耗密度超 500W/cm²，传统散热片 + 风扇方案难以满足需求，需采用 “均热板 + 液冷” 组合，成本增加 20%-30%； CPO 中，光学引擎与芯片共封装后，局部温度可达 85℃以上，超过激光器（60℃）的耐受极限，需开发 “分布式散热” 技术，如嵌入式微流道冷却。 3. 标准化与兼容性缺失 高端封装：芯粒互连接口（如 UCIe、CCIX）虽有标准，但不同厂商的实现方案存在差异（如台积电 CoWoS 与三星 I-CubeE 的互连协议不兼容），导致芯粒 “跨厂商复用” 难度大； CPO：多数厂商采用专有接口（如 Broadcom 的 Optics Interconnect、NVIDIA 的 GPU-Optics），未形成统一 IEEE 标准，数据中心运营商面临 “供应商锁定” 风险。 4. 成本与测试门槛高 成本：3D SoC 的封装成本是传统封装的 5-8 倍，CPO 的初始部署成本比可插拔模块高 40%，需通过规模化（2026 年 CPO 量产达 100 万套）将成本降至可接受范围； 测试：高端封装的芯粒级测试（如已知良好芯粒 KGD 测试）、CPO 的光 - 电协同测试，需专用设备（如 Teradyne 的 CPO 测试系统），单台设备成本超 100 万美元，中小厂商难以承担。 5. 可靠性与维护挑战 可靠性：混合键合的金属 - 金属键合界面易受温度变化影响，长期可靠性（5-7 年）需验证；CPO 的光学组件（如光纤连接器）的插拔寿命仅 500 次，低于可插拔模块的 1000 次； 维护：CPO 采用 “整体封装” 设计，局部故障需更换整个模块，导致数据中心停机时间增加 30%，需开发 “可维修 CPO” 方案（如局部可拆卸光学引擎）。

五、未来展望：技术协同与生态构建，开启半导体 “系统级创新” 时代

Yole 报告认为，尽管面临挑战，但高端封装与 CPO 的技术方向已明确，2025-2030 年将进入 “规模化落地期”，并呈现三大趋势： 1. 技术协同：高端封装与 CPO 深度融合 未来，3D SoC 将与 CPO 结合，实现 “计算芯粒 + 存储芯粒 + 光学引擎” 的三维共封装 —— 如台积电计划 2027 年推出 “CoWoS+SoIC+COUPE” 一体化方案，单芯片集成 GPU、HBM、光学引擎，带宽达 6.4T，功耗降低 50%，将成为 AI 超算的核心架构。 2. 生态成熟：标准化与产业链分工明确 标准化：UCIe 2.0 标准将实现芯粒 “跨厂商、跨制程” 兼容，IEEE 802.3ct 标准将明确 CPO 的电 - 光接口规范，2026 年有望完成； 分工：IDM / 代工厂聚焦高端技术研发（如 3D 混合键合），OSAT 专注中低端产能扩张（如 UHD FO），光学厂商专注 CPO 组件标准化（如通用光学引擎），形成 “各司其职、协同共赢” 的产业链格局。 3. 应用拓展：从数据中心到自动驾驶 数据中心：2028 年 CPO 在 800G 以上光模块中的渗透率将超 50%，成为主流方案； 自动驾驶：3D 封装将实现 “车规级 SoC + 激光雷达 PIC + 车联网模组” 的共封装，满足自动驾驶对低延迟、高可靠性的需求； AR/VR：UHD FO 封装将支撑 “微显示芯片 + 传感器 + 无线模组” 的小型化集成，推动 AR 眼镜重量降至 50g 以下。结语Yole 的报告清晰地表明，半导体行业正从 “制程驱动” 转向 “系统驱动”，高性能封装与 CPO 是这一转型的核心技术载体。尽管当前面临成本、标准化、供应链等多重挑战，但随着头部厂商的持续投入、生态协同的深化，两大技术将在 2030 年前重塑半导体产业格局 —— 不仅支撑 AI、超算、自动驾驶等前沿领域的发展，更将开启 “芯粒异构集成 + 光 - 电协同” 的系统级创新时代，为半导体行业注入新的增长动力。